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AI 반도체 기술트렌드 — 병목·해소·경제성 (2026-09-30)

Wed, 30 Sep 2026 18:20:00 +0900

INVESTUS 기술트렌드 리서치 · 🧠 AI 반도체 · 성숙도 확산 · 투자관점 OW (1~3년) · Claude sonnet(CLI)

핵심 요약

AI반도체는 전공정(GAA·BSPDN) 확산, 후공정(CoWoS·HBM) 과열, 커스텀ASIC 초기확산이 동시 진행되는 비동기 성숙도 국면
병목이 웨이퍼 선단공정에서 패키징(CoWoS·하이브리드본딩)·HBM 공급으로 이동, NVIDIA가 TSMC 2026년 CoWoS 물량 약60% 점유(SemiAnalysis)
커스텀ASIC(Broadcom·Marvell)이 하이퍼스케일러向 연44.6%대 성장, 추론TCO 우위로 NVIDIA 단일 의존 구조 균열
HBM4는 2026년2월 삼성·SK하이닉스 동시양산 개시, PIM·CXL3.x는 상용화 초기 진입

핵심 원리와 본질

이 기술은 무엇을 물리적으로 해결하는가 — 본질 한 줄, 작동 원리, 지배 변수.

1. GAA(Gate-All-Around) 트랜지스터

본질 — 채널을 게이트로 4면 감싸 누설전류를 억제하는 2nm급 로직 구조

나노시트 채널 적층 후 게이트 물질로 전면 감싸 전계제어력 극대화

지배 변수: 채널 두께·게이트 정렬 정밀도가 수율 결정

flowchart LR
 i1["EUV 노광·정밀 식각 공정"] --> m1(["누설전류 감소로 저전압 고집…"]) --> o1["TSMC N2 수율 70~8…"]
 style m1 fill:#15202e,color:#f0c96a,stroke:#8a6d1f

클린룸에서 장갑을 낀 손이 반도체 웨이퍼를 옮기는 모습 · 출처: YouTube — Purdue Engineering · CC BY 4.0 (Wikimedia Commons)

2. 하이브리드 본딩

본질 — 범프 없는 Cu-Cu 직접접합으로 다이 간 배선피치 극소화

웨이퍼 표면 CMP로 평탄화 후 정렬·압착해 구리 원자간 직접결합

지배 변수: 웨이퍼 평탄도와 정렬정밀도가 피치 하한 결정

flowchart LR
 i2["CMP 평탄화된 웨이퍼·정밀…"] --> m2(["범프 제거로 배선피치 축소,…"]) --> o2["본딩피치 9um 2023 →…"]
 style m2 fill:#15202e,color:#f0c96a,stroke:#8a6d1f

3. HBM(고대역폭메모리) 적층

본질 — TSV로 DRAM 다이를 적층해 대역폭당 전력을 낮추는 메모리 구조

TSV 관통전극으로 다이 수직 연결, 로직다이 위 적층 후 본딩

지배 변수: 층당 발열누적과 TSV저항이 대역폭당 전력(pJ/bit) 하한 결정

flowchart LR
 i3["TSV 가공 DRAM 다이·…"] --> m3(["적층수 증가로 대역폭 확대하…"]) --> o3["HBM4 10GT/s JED…"]
 style m3 fill:#15202e,color:#f0c96a,stroke:#8a6d1f

4. PIM(프로세싱인메모리)

본질 — DRAM 내부에 연산로직을 집적해 데이터이동 자체를 줄이는 구조

DRAM 공정 내 연산유닛 집적, 오프칩 이동 없이 내부 연산 수행

지배 변수: 메모리월 물리(데이터이동 에너지≫연산 에너지)가 필요성을 규정

flowchart LR
 i4["DRAM 공정·로직집적 설계"] --> m4(["오프칩 이동 제거로 에너지 …"]) --> o4["LPDDR5X-PIM 내부대…"]
 style m4 fill:#15202e,color:#f0c96a,stroke:#8a6d1f

구조 도식 — 병목 → 해소 → 경제성 → 시장 확대

공학적 병목이 어떤 기술로 풀리고, 언제 경제성을 확보해, 어떤 시장 확대로 이어지는가의 연결고리.

flowchart LR
 subgraph bottleneck["① 공학적 병목"]
 direction TB
 b1["CoWoS/SoIC 완전예약"]
 b2["HBM 사실상 완판"]
 b3["GAA 수율 파운드리격차"]
 end
 subgraph resolution["② 해소 기술"]
 direction TB
 r1["CoWoS 월12~14만장 증설"]
 r2["HBM4 동시양산 개시"]
 r3["하이브리드본딩 미세피치화"]
 end
 subgraph economics["③ 경제성 확보"]
 direction TB
 e1["수급갭 20%→10% 축소"]
 e2["HBM 가격 오히려 상승"]
 e3["ASIC 추론TCO 65%우위"]
 end
 subgraph market["④ 시장 확대"]
 direction TB
 m1["데이터센터capex 5000억→1.4조…"]
 m2["커스텀ASIC 연44.6%성장"]
 m3["한미반도체 TC본더71%점유"]
 end
 b1 --> r1
 b2 --> r2
 b1 --> r3
 b3 --> r3
 r1 --> e1
 r2 --> e2
 r3 --> e3
 classDef bn fill:#fdecea,stroke:#c8414f,color:#3a1116
classDef rs fill:#e8f1fd,stroke:#3b76c4,color:#10243f
classDef ec fill:#fdf6e3,stroke:#b8860b,color:#3b2a05
classDef mk fill:#e9f8ef,stroke:#1f9d6b,color:#0c3322
 class b1,b2,b3 bn
 class r1,r2,r3 rs
 class e1,e2,e3 ec
 class m1,m2,m3 mk

반도체 웨이퍼 표면에 미세 회로 패턴이 보이는 모습 · 출처: DrHughManning · CC BY-SA 4.0 (Wikimedia Commons)

소분야 지도 — 병목 → 해소 기술

소분야	단계	핵심 병목	해소 기술·해법	핵심 수치	시점	관점
전공정(EUV·High-NA·GAA·백사이드파워)	확산	GAA 수율격차·High-NA 처리량 검증 초기	Intel 18A High-NA EUV 양산 첫 적용, TSMC A16 BSPDN 검증완료	Intel18A·ASML 누적 100만장 처리(2026) TSMC N2 로직수율 70~80%(2025Q4)	TSMC A16 양산 2026Q4, Intel18A 매출비중 확대 2026년	N
후공정(HBM·하이브리드본딩·CoWoS/SoIC)	과열	CoWoS/SoIC capacity 부족, HBM 완전소진	CoWoS 월 12~14만장 증설, SoIC 2세대 F2F본딩, Wide TC본더	CoWoS 수급갭 20%→10%(2026말, TrendForce) NVIDIA CoWoS 점유 약60%(SemiAnalysis)	CoWoS 수급균형 2027년, 하이브리드본딩 양산확대 2029년	OW
커스텀 ASIC·가속기 설계	초기확산	설계파트너(브로드컴·마벨) 역량 집중, 선단공정 배분경쟁	TPUv7/Trainium3/MTIA 등 추론특화 ASIC 확산	ASIC시장 CAGR 44.6%(추론 비중 2/3, 업계보도) 커스텀실리콘 추론TCO 최대 65%우위(업계추정)	Trainium4 2026말~2027초, Broadcom-Google TPU계약 2031년까지	OW
AI 메모리(HBM4·CXL·PIM)	초기확산	HBM4 JEDEC초과 스펙 검증, CXL3.x 상용화 지연, PIM 표준 미확정	HBM4 동시양산 개시, LPDDR5X-PIM 실리콘 공개	SK하이닉스 HBM4 10GT/s(JEDEC 8GT/s 대비+25%) 삼성 LPDDR5X-PIM 내부대역폭 614GB/s(Hot Chips 2026)	HBM4 양산 2026-02, LPDDR6-PIM표준 2026년, CXL3.x상용 2026말	OW
반도체 장비·소재(식각·증착·검사)	확산	첨단패키징·DRAM向 CAPA 확장속도, High-NA 고비용	AMAT/Lam/ASML 패키징·DRAM 장비 매출 급성장	AMAT 2026 반도체장비 매출가이던스 +30%YoY ASML 2026 메모리매출 +75%, EUV +45% 가이던스	2026년 장비slot 완판 지속, 2027 CAPA 균형 전망	OW

공학적 병목 분석

병목	유형	내용	정량 지표
CoWoS/SoIC 패키징 capacity	공급망	선단 패키징 slot 2026년까지 완전예약	월 12~14만장(2026, SemiAnalysis), 수급갭 20%→10%(TrendForce)
HBM 공급부족	경제성	HBM3E/HBM4 2026년 사실상 완판	삼성·SK하이닉스 점유 약90%(Counterpoint), SK하이닉스 단독 62%(업계보도)
GAA 파운드리간 수율격차	물리	2nm급 로직 수율 파운드리간 편차 지속	TSMC N2 70~80% vs 삼성SF2 ~~40% vs Intel18A 50~~55%(업계보도, 2025Q4 기준)
하이브리드본딩 정렬·평탄도 한계	공학	범프리스 Cu-Cu 접합 미세피치화 진행중	본딩피치 9um(2023)→6um(2025)→4.5um목표(2029, TSMC 심포지엄)
High-NA EUV 장비단가·처리량 검증	경제성	EXE:5000 고가장비 처리량 실증 초기단계	Intel18A+ASML 누적 100만장 처리(2026, ASML·Intel 공동발표)
대중 수출통제	규제	첨단 AI칩·EUV 장비 대중 수출제한 지속	정책 기반 제한(구체 수치 미공표, 미 BIS entity list 운용)

일론 머스크 1원칙 — 물리 한계·원가 분해

EUV 노광 소모품(Sn플라즈마 광원·펠리클) 비용이 장당 원가 결정, High-NA는 렌즈·미러 대형화로 장비단가 급등하나 트랜지스터당 비용은 스케일링으로 상쇄
하이브리드본딩은 범프없는 Cu-Cu 직접접합으로 배선피치 4.5~6um까지 축소, 물리적 하한은 웨이퍼 평탄도(CMP)·정렬정밀도
HBM 적층 증가는 층당 발열 누적이라는 물리적 한계 수반, TSV저항·본딩 열저항이 대역폭당 전력(pJ/bit) 하한을 결정
PIM은 오프칩 DRAM 데이터이동 에너지가 연산 자체보다 훨씬 크다는 메모리월 물리를 완화하나, DRAM 공정내 로직집적은 수율·비용 트레이드오프 수반

피터 틸 투자 렌즈

질문	판단
시장이 모르는 비밀	웨이퍼보다 패키징(CoWoS·본딩)이 먼저 병목된다는 구조를 시장이 뒤늦게 인지
독점 가능 지점	CoWoS·하이브리드본딩 장비(TSMC·한미반도체)·HBM(SK하이닉스·삼성) 과점구조
10배 개선	ASIC 추론TCO·HBM4 대역폭 개선은 단계적 개선, 10배급 도약은 아직 부재
영속성·해자	장비·소재 특허와 수율 노하우 기반 해자, 고객 전환비용 높아 영속성 강함
종합	패키징·메모리 병목發 구조적 초과수요 당분간 지속

경제성 점검

항목	점검
비용곡선(라이트 법칙)	라이트법칙 수치 공개자료 미확인, HBM은 공급부족으로 가격 오히려 상승(2026 두자릿수%↑)
단위경제성·TCO	커스텀ASIC 추론TCO 최대 65%우위, GAA수율 70~~80%(TSMC) vs 40~~55%(경쟁사)
경제성 확보 조건·시점	CoWoS 수급갭 10%대로 축소되는 2026말~2027년 경제성 정상화 전망(TrendForce)
TAM	데이터센터 capex 2025년 약5000억달러→2030년 1.4조달러(ARK Big Ideas 2026)

상용화 타임라인

2025Q4 — TSMC N2·삼성 SF2 2nm GAA 양산 개시
2026-02 — SK하이닉스·삼성 HBM4 동시 양산
2026 — Intel 18A High-NA EUV 양산 첫 적용(Panther Lake)
2026Q3 — Marvell CXL3.0 스위치(Structera S) 샘플링
2026H2 — 한미반도체 HBF용 TC본더 첫 납품 목표
2026Q4 — TSMC A16 BSPDN(Super Power Rail) 양산 개시
2027 — CoWoS 수급 정상화, SoIC 2세대 F2F본딩 확대
2028 — 유리기판 인터포저·글래스코어 한정양산 목표

밸류체인 핵심 기업

기업	티커	역할	해자
TSMC	TSM	파운드리·CoWoS/SoIC 패키징	선단공정+패키징 수직독점
SK hynix	000660	HBM 세계1위 공급	HBM 점유 약62%(업계보도)
Samsung Electronics	005930	파운드리+메모리+패키징	종합반도체 수직계열화
Broadcom	AVGO	ASIC 설계파트너(TPU·MTIA)	하이퍼스케일러 장기계약 독점적 지위
Marvell	MRVL	ASIC/CXL 설계파트너	Trainium 설계·CXL스위치 선점
ASML	ASML	EUV/High-NA 노광장비	독점 공급자
Applied Materials	AMAT	증착/식각/패키징 장비	첨단패키징 장비 선도
Hanmi Semiconductor	042700	HBM TC본더/하이브리드본더	HBM본딩 점유 71.2%(2025)
Micron	MU	HBM4 후발 공급	샘플출하 11Gbps 기술력

한국 연결고리

SK하이닉스: HBM 세계1위(점유 약62%), HBM4 2026-02 삼성과 동시양산
삼성전자: 파운드리 SF2 GAA·HBM4·LPDDR5X-PIM 동시추진
한미반도체: HBM용 TC본더 세계1위(71.2%), 인천 하이브리드본더 신공장 2027년 완공목표

투자 관점

스탠스 OW · 시계 1~3년
논지: 패키징(CoWoS/하이브리드본딩)·HBM 공급부족이 구조적 가격결정력 부여
논지: 커스텀ASIC 확산으로 밸류체인 저변 확대, NVIDIA 단일의존 리스크 완화
논지: 장비·소재社 2026년 매출가이던스 연속 상향(AMAT +30%, ASML EUV +45%)
리스크: 하이퍼스케일러 capex 사이클 둔화 또는 AI수요 과열 논쟁
리스크: GAA·하이브리드본딩 수율 개선 지연
리스크: 미중 수출통제 등 규제 변수 확대
체크포인트: CoWoS 수급갭 축소 속도(2026말 목표 10%대)
체크포인트: HBM4 양산수율·추가 고객사 확보 여부
체크포인트: TSMC A16/Intel 18A 수율 및 매출비중 추이

🔎 신규 부상 소분야 발굴

소분야	왜 지금	근거
공동패키지광학(CPO)/실리콘포토닉스	AI팹릭 전력벽 돌파 위해 광인터커넥트 필수화 국면 진입	NVIDIA Quantum-X CPO 2026년초 상용화, Broadcom-Meta 100만링크시간 무장애(2025-10)
유리기판(Glass Substrate) 패키징	유기기판 휨·미세배선 한계로 대형 AI패키지에 유리기판 필요성 부각	Intel 78x77mm 글래스코어+EMIB 샘플공개(2026-01), 양산목표 2028년
HBF(High Bandwidth Flash) 등 차세대 적층메모리	HBM 공급제약 속 추론向 대용량·저비용 메모리 수요 부상	한미반도체 2026년하반기 HBF용 TC본더 첫 납품 목표(TrendForce)

출처

INVESTUS 기술트렌드 리서치 — 공학·투자 프레임워크 기반 AI 리서치. 투자자문 아님. 전체 분야 지도는 기술트렌드 허브.

AI 인프라·네트워크 기술트렌드 — 병목·해소·경제성 (2026-09-30)

Wed, 30 Sep 2026 18:20:00 +0900

INVESTUS 기술트렌드 리서치 · 🌐 AI 인프라·네트워크 · 성숙도 확산 · 투자관점 OW (1~3년) · Claude sonnet(CLI)

핵심 요약

AI 인프라 병목이 GPU 연산에서 인터커넥트 전력·대역폭으로 이동, 광·CPO 밸류체인이 구조적 수혜 국면
800G+ 트랜시버는 확산기(2026년 출하 2400만→6300만개, TrendForce), CPO·실리콘포토닉스는 초기확산기 진입
TSMC COUPE·Broadcom Davisson·Nvidia Spectrum-X Photonics가 2026년 CPO 상용화 3대 축 형성
스케일업(NVLink 독점 vs UALink 초기 생태계)·스케일아웃(UEC 1.0 표준화)은 경쟁구도 유동적

핵심 원리와 본질

이 기술은 무엇을 물리적으로 해결하는가 — 본질 한 줄, 작동 원리, 지배 변수.

1. 실리콘 포토닉스

본질 — CMOS 공정으로 광소자를 반도체 웨이퍼에 집적

광도파로·변조기를 실리콘 칩 위에 식각해 광부품을 반도체 스케일경제 곡선에 편입

지배 변수: 기존 파운드리 미세공정 재사용 가능 여부(재료계 CMOS 호환성)

flowchart LR
 i1["레이저광원, 전기 데이터신호"] --> m1(["전기신호→광변조기 변조→광섬…"]) --> o1["저전력 고대역폭 광전송 경로"]
 style m1 fill:#15202e,color:#f0c96a,stroke:#8a6d1f

광섬유 케이블의 단면과 내부 구조 · 출처: Asurnipal · CC BY-SA 4.0 (Wikimedia Commons)

2. 공동패키징광학(CPO)

본질 — 스위치 ASIC과 광엔진을 동일 패키지에 이종집적

SoIC-X 적층·인터포저로 전기배선 길이를 최소화해 레이저 개수를 줄임

지배 변수: 이종집적 조립수율·양품다이(KGD) 검증 성숙도

flowchart LR
 i2["스위치 ASIC 다이, 실리…"] --> m2(["초단거리 전기배선으로 ASI…"]) --> o2["스위치당 전력 약 3kW 절…"]
 style m2 fill:#15202e,color:#f0c96a,stroke:#8a6d1f

3. 224G SerDes(PAM4)

본질 — 구리배선 기반 초고속 직병렬 전기신호 변환

4레벨 진폭변조로 레인당 224Gbps를 전송하되 전송거리가 급격히 제한됨

지배 변수: 구리 도체의 주파수의존 감쇠(스킨효과·유전손실)

flowchart LR
 i3["병렬 전기신호"] --> m3(["직렬화→PAM4 변조→구리배…"]) --> o3["랙내 단거리 고속연결, 3m…"]
 style m3 fill:#15202e,color:#f0c96a,stroke:#8a6d1f

4. 스케일업 인터커넥트(NVLink류)

본질 — 다수 GPU를 단일 메모리풀처럼 묶는 전용 고대역폭 패브릭

스위치드 패브릭과 독점(또는 개방)프로토콜로 GPU간 지연을 최소화

지배 변수: 생태계 개방성(NVLink 폐쇄 대 UALink 개방표준) 경쟁구도

flowchart LR
 i4["GPU간 전송 데이터 파라미…"] --> m4(["GPU↔NVLink스위치↔G…"]) --> o4["GPU당 1.8~3.6TB/…"]
 style m4 fill:#15202e,color:#f0c96a,stroke:#8a6d1f